SPI_Master_Verilog_and_VHDL
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简介：
SPI_Master_Verilog_and_VHDL 是一个Verilog和VHDL语言编写的SPI主控模块设计项目，适用于FPGA开发。包含详细文档与测试例程，适合学习与实践数字电路设计。
GITHUB上有一个非常实用的SPI开源代码项目，该项目具有优秀的代码风格、清晰的注释以及简单的结构设计，非常适合初学者参考学习。此项目提供了Verilog和VHDL两种版本。
注意事项：i_Clk必须至少是i_SPI_Clk频率的两倍。
参数设置包括四种模式：
- 模式0: CPOL/CKP为0, CPHA为0
- 模式1: CPOL/CKP为0, CPHA为1
- 模式2: CPOL/CKP为1, CPHA为0
- 模式3: CPOL/CKP为1, CPHA为1
控制及数据信号：
输入：i_Rst_L (FPGA复位)
i_Clk (FPGA时钟)
TX（MOSI）信号:
输入：i_TX_Byte [7:0] （通过MOSI发送的字节）
i_TX_DV （与i_TX_Byte相关的数据有效脉冲）
输出：o_TX_Ready （下一个字节传输准备就绪）
RX（MISO）信号：
输出：o_RX_DV (1个时钟周期的数据有效脉冲)
o_RX_Byte [7:0] (通过MISO接收到的字节)
SPI接口:
输出：o_SPI_Clk
输入：i_SPI_MISO
输出：o_SPI_MOSI
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