本节主要介绍 FPGA 纯 verilog 编解码器的实现原理及其在 CameraLink 视频接收与处理中的应用。

简介：
该文详细阐述了基于FPGA的纯Verilog实现方法，旨在验证CameraLink解码模块和编码模块的功能是否正常运行。设计思路为：由于项目现场缺乏可用的CameraLink相机设备，但又必须验证其关键功能模块，因此采用了以下巧妙方案： 首先获取通过HDMI接口的输入视频信号，并经由HDMI解码模块将其转换为RGB格式数据后馈送到CameraLink编码模块中进行处理。该过程输出的结果是经过CamLink协议处理后的LVDS差分视频信号。随后将此信号通过CamLink视频输出接口重新接入到Video输入端，从而实现了FPGA再次接收并处理CamLink的LVDS差分视频信号。 接着将这个回环得到的信号送入CameraLink解码模块进行解码，最终恢复为RGB格式的视频数据。最后经由HDMI编码模块将这些解码后的RGB视频信号转换为HDMI标准兼容输出，并通过显示器设备显示出来。如此一来，在输入与输出均为HDMI视频信号的前提下，既验证了CamLink解码和编码模块的功能是否正常，又可通过连接到显示器的直观显示效果来评估其性能指标。